晶振的負載電容對晶振頻點(diǎn)的大小有什么影響？

晶振的負載電容對晶振頻點(diǎn)的大小有什么影響？

晶振（Oscillator）是不需要電容的，晶體（Crystal）才需要電容。

晶振的實(shí)際頻率和標稱(chēng)頻率之間的關(guān)系：      Fx = F0(1+C1/(C0+CL))^(1/2);

 而 CL = Cg*Cd/(Cg+Cd)+Cs;其中Cs為雜散電容，Cg和Cd為我們外部加的兩個(gè)電容，通常大家取值相等，它們對串聯(lián)起來(lái)加上雜散電容即為晶振的負載電容CL.具體公式不用細想，我們可以從中得知負載電容的減小可以使實(shí)際頻率Fx變大，我們可以改變的只有Cg和Cd，通過(guò)初步的計算發(fā)現CL改變1pF,Fx可以改變幾百Hz。

原有電路使用的是33pF的兩個(gè)電容，則并聯(lián)起來(lái)是16.5pF，我們的貼片電容只有27pF,33pF，39pF,所以我們選用了27pF和39pF并聯(lián)，則電容為15.95pF。電容焊好后，測量比原來(lái)大了200多赫茲，落在了設計范圍內。

結論：晶振電路上的兩個(gè)電容可以不相等，通過(guò)微調電容的值可以微調晶振的振蕩頻率，不過(guò)如果你測了幾片晶振，頻率有大有小，而且偏移較大，那么這個(gè)晶振就是不合格的。

 晶體的datasheet中所講的負載電容，就是兩引腳所接的電容以及內部寄生的電容和布局引入的電容的總和，如果匹配合適，其頻偏就越小，當然實(shí)際的個(gè)體差異，就需要適當調整。具體的計算公式上面已經(jīng)給出，但是對于晶振的負載電容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg為分別接在晶振的兩個(gè)腳上和對地的電容,Cic（集成電路內部電容）+△C（PCB上電容).就是說(shuō)負載電容15pf的話(huà)，兩邊個(gè)接27pf的差不多了，一般a為6.5～13.5pF中所提到的Cic，個(gè)人理解應該是晶體內部晶片引線(xiàn)間的寄生電容，此電容一般最大值在7pf（datasheet給出的值），實(shí)際一般在3~5pF，在計算外接的兩個(gè)電容值時(shí)，要考慮到此值。

晶體兩引腳之間所接的電阻，阻值一般在幾兆歐姆，原理kinpoagilent也講到了，實(shí)際批量產(chǎn)品應用中如果有不易起振的情況一般加上有效，但是多數情況下，IC內部已經(jīng)有了就不需要了。

    對于晶體的外殼在生產(chǎn)時(shí)是否需要接地，從我們的產(chǎn)品大批量生產(chǎn)出貨來(lái)看的話(huà)，是沒(méi)有什么差別，在參觀(guān)晶體生產(chǎn)廠(chǎng)家時(shí)，有碰到專(zhuān)門(mén)在晶體外殼下放一個(gè)絕緣墊把晶體和板子隔開(kāi)的產(chǎn)品，說(shuō)是有客戶(hù)這么要求的，不知接地是否有明確的影響大家可以討論下。

    有些晶體在使用時(shí)，會(huì )在晶體輸入引腳XI上串聯(lián)一個(gè)電阻，阻值在幾十到幾百歐姆間，有人說(shuō)是改善輸入電平，實(shí)際調試時(shí)，會(huì )影響到頻偏精度。不知那位高手對此比較熟悉，請多多指點(diǎn)一下。

    設計時(shí)，晶體下方和輸入輸出引線(xiàn)一般要盡可能的完整包地。